不一定，這個(gè)主要看游戲的內(nèi)存讀寫方式?jīng)Q定的，如果游戲的數(shù)據(jù)多依賴處理器的高速緩存就能解決問題了，那么CL延遲的影響會(huì)被降到很低，再或者是列的數(shù)據(jù)會(huì)比較常被存取，那么CL延遲的影響也會(huì)比較低。

    要形象的了解延遲，我們不妨把內(nèi)存當(dāng)成一個(gè)存儲(chǔ)著數(shù)據(jù)的數(shù)組，或者一個(gè)EXCEL表格，要確定每個(gè)數(shù)據(jù)的位置，每個(gè)數(shù)據(jù)都是以行和列編排序號來標(biāo)示，在確定了行、列序號之后該數(shù)據(jù)就唯一了。

    因此從處理器開始從內(nèi)存索取數(shù)據(jù)開始到完成讀取的總時(shí)間應(yīng)該是延遲的時(shí)間+數(shù)據(jù)讀寫的時(shí)間的綜合，而延遲的時(shí)間又會(huì)被細(xì)分，詳見下面的解釋。

    文中雖然盡量避免了使用術(shù)語名詞頻率，但是無法避免不使用屬于名詞，對于內(nèi)存時(shí)序的術(shù)語名詞的解釋請點(diǎn)擊：什么是內(nèi)存時(shí)序 http://www.companysz.com/hardware/nacun/57650.html

　　在實(shí)際工作時(shí)，無論什么類型的內(nèi)存，在數(shù)據(jù)被傳輸之前，傳送方必須花費(fèi)一定時(shí)間去等待傳輸請求的響應(yīng)，通俗點(diǎn)說就是傳輸前傳輸雙方必須要進(jìn)行必要的通信，而這種就會(huì)造成傳輸?shù)囊欢ㄑ舆t時(shí)間。CL設(shè)置一定程度上反映出了該內(nèi)存在CPU接到讀取內(nèi)存數(shù)據(jù)的指令后，到正式開始讀取數(shù)據(jù)所需的等待時(shí)間。不難看出同頻率的內(nèi)存，CL設(shè)置低的更具有速度優(yōu)勢。

    CL設(shè)置較低的內(nèi)存具備更高的優(yōu)勢，這可以從總的延遲時(shí)間來表現(xiàn)。內(nèi)存總的延遲時(shí)間有一個(gè)計(jì)算公式，總延遲時(shí)間=系統(tǒng)時(shí)鐘周期×CL模式數(shù)+存取時(shí)間（tAC）。

    首先來了解一下存取時(shí)間（tAC）的概念，tAC是Access Time from CLK的縮寫，是指最大CAS延遲時(shí)的最大數(shù)輸入時(shí)鐘，是以納秒為單位的，與內(nèi)存時(shí)鐘周期是完全不同的概念，雖然都是以納秒為單位。存取時(shí)間（tAC）代表著讀取、寫入的時(shí)間，而時(shí)鐘頻率則代表內(nèi)存的速度。

    如某內(nèi)存其存取時(shí)間為6ns，而其內(nèi)存時(shí)鐘周期為6ns，如BIOS可調(diào)節(jié)CL設(shè)置，并設(shè)定為2.5，則總的延遲時(shí)間＝6ns X2.5＋6ns＝21ns，而如果CL設(shè)置為2，那么總的延遲時(shí)間＝6ns X2＋6ns＝18 ns，就減少了3ns的時(shí)間。

    從總的延遲時(shí)間來看，CL值的大小起到了很關(guān)鍵的作用。不過，并不是說CL值越低性能就越好，因?yàn)槠渌囊蛩貢?huì)影響這個(gè)數(shù)據(jù)。例如，處理器的三級緩存很大，這表示處理器比較少地直接從內(nèi)存讀取數(shù)據(jù)。再者，列的數(shù)據(jù)會(huì)比較常被存取，所以RAS-to-CAS的發(fā)生幾率也大，讀取的時(shí)間也會(huì)增多。最后，有時(shí)會(huì)發(fā)生同時(shí)讀取大量數(shù)據(jù)的情形，在這種情形下，相鄰的內(nèi)存數(shù)據(jù)會(huì)一次被讀取出來，CAS延遲時(shí)間只會(huì)發(fā)生一次。

　　選擇購買內(nèi)存時(shí)，最好選擇同樣CL設(shè)置的內(nèi)存，因?yàn)椴煌俣鹊膬?nèi)存混插在系統(tǒng)內(nèi)，系統(tǒng)會(huì)以較慢的速度來運(yùn)行，也就是當(dāng)CL2.5和CL2的內(nèi)存同時(shí)插在主機(jī)內(nèi)，系統(tǒng)會(huì)自動(dòng)讓兩條內(nèi)存都工作在CL2.5狀態(tài)，造成資源浪費(fèi)。