Verilog HDL設計自動數據采集系統

2019-11-03 09:03:03

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杭州浙江大學儀器系（310027）楊祥龍羅子健

　　隨著數字時代的到來，數字技術的應用已經滲透到了人類生活的各個方面。數字系統的發展在很大程度上得益于器件和集成技術的發展，著名的摩爾定律（Ｍｏｏｒｅ'ｓＬａｗ）的預言也在集成電路的發展過程中被印證了，數字系統的設計理念和設計方法在這過程中發生了深刻的變化。從電子ＣＡＤ、電子ＣＡＥ到電子設計自動化（ＥＤＡ），隨著設計復雜程度的不斷增加，設計的自動化程度越來越高。目前，ＥＤＡ技術作為電子設計的通用平臺，逐漸向支持系統級的設計發展；數字系統的設計也從圖形設計方法向硬件描述語言設計方法發展。可編程器件在數字系統設計領域得到廣泛應用，不僅縮短了系統開發周期，而且利用器件的現場可編程特性，可根據應用的要求對器件進行動態配置或編程，簡單易行地完成功能的添加和修改。

　　在現代工業的發展中，實時測控系統得到廣泛應用，這就對高速數字信號處理系統提出了更高的要求。因為要涉及大量的計算，為了提高運算速度，應用了大量ＤＳＰ器件。數據采集系統是整個系統的核心部分之一，傳統方法是應用ＭＣＵ或ＤＳＰ通過軟件控制數據采集的模／數轉換，這樣必將頻繁中斷系統的運行從而減弱系統的數據運算能力，數據采集的速度也將受到限制。因此，ＤＳＰ＋ＣＰＬＤ的方案被認為是數字信號處理系統的最優方案之一，由硬件控制模／數轉換和數據存儲，從而最大限度地提高系統的信號采集和處理能力。

　　１系統總體方案

　　數據采集系統是基于ＤＳＰ的信號處理系統中的一部分，框圖如圖１所示。該數字信號處理系統用于隨機共振理論在弱信號檢測中的應用研究中。整個系統由信號放大、信號濾波、信號采樣、高速數字信號處理、與主計算機的高速數據傳輸接口等部分組成。其中，信號放大是對輸入信號進行調理以滿足采樣的要求；信號濾波是防止信號產生"混疊現象"；信號采樣是完成模擬信號的數字化；高速數字信號處理是在建立隨機共振模型的基礎上完成各種算法；與主計算機的高速數據傳輸接口是滿足信號檢測的實時性，將ＤＳＰ處理的數據傳給計算機以進行進一步的處理。基于ＶｅｒｉｌｏｇＨＤＬ設計的自動狀態機由硬件控制Ａ／Ｄ轉換以及自動向ＦＩＦＯ中存儲數據，采樣頻率由ＤＳＰ系統的輸出時鐘確定，當采樣數據達到一幀時，ＦＩＦＯ向ＤＳＰ申請中斷，ＤＳＰ系統啟動ＤＭＡ完成數據讀取。這期間數據采集不中斷，從而實現連續的實時數據采集和實時數據處理。數據采集系統由Ａ／Ｄ芯片ＭＡＸ１９６、邏輯控制芯片ＥＰＭ７１２８、ＦＩＦＯ芯片ＣＹ７Ｃ４２５組成。控制邏輯用ＶｅｒｉｌｏｇＨＤＬ語言描述，并進行了仿真和實際驗證。

　　２硬件電路設計

　　２．１Ａ／Ｄ轉換芯片

　　系統Ａ／Ｄ轉換由ＭＡＸ１９６芯片實現。ＭＡＸ１９６的特點為：

　　①１２位Ａ／Ｄ轉換精度，１／２ＬＳＢ線性度；

　　②單５Ｖ電源供電；

　　③軟件選擇模擬量輸入范圍，分別為：±１０Ｖ、±５Ｖ、０～５Ｖ、０～１０Ｖ；

　　④６模擬量輸入通道；

　　⑤６μｓ轉換時間，１００ｋｓｐｓ采樣速率；

　　⑥內部或外部采樣控制；

　　⑦內部或外部時鐘控制轉換。

　　在ＭＡＸ１９６的控制字中：

　　①Ａ２Ａ１Ａ０為通道選擇字：０００～１０１分別代表通道０～５；

　　②ＢＩＰ、ＲＮＧ為輸入范圍和極性選擇；

　　③ＡＣＱＭＯＤ：采樣控制模式，０為內部控制采樣，１為外部控制采樣；

　　④ＰＤ１、ＰＤ０為時鐘與省電模式選擇。

　　內部轉換模式時序如圖２所示。當向ＭＡＸ１９６寫入包含通道選擇、量程選擇、極性選擇的控制字時，完成Ａ／Ｄ轉換的初始化。控制字的ＡＣＱＭＯＤ位用來選擇內部轉換模式和外部轉換模式，當寫入ＡＣＱＭＯＤ位為０的控制字時，將啟動內部轉換模式，這里采用內部采樣模式，一次轉換需要１２個時鐘周期，轉換周期由芯片內部時鐘確定。寫入一個寫脈沖（ＷＲ＋ＣＳ）可以啟動一次轉換。當在Ａ／Ｄ轉換期間寫入新的控制字時，將中止轉換并啟動一次新的采樣周期。Ａ／Ｄ轉換結束，輸出低電平信號ＩＮＴ有效，信號ＲＤ讀取Ａ／Ｄ轉換結果并復位ＩＮＴ信號，完整的一個轉換周期結束。

　　２．２數據緩存器

　　系統采集的數據常常放在數據緩存器中。數據緩存區要求既要有與Ａ／Ｄ芯片的接口又要有與系統ＤＳＰ的接口以提高數據吞吐率，因此常選用雙口ＲＡＭ或ＦＩＦＯ。由于ＦＩＦＯ不需要地址尋址，為了簡化控制信號，本模塊采用ＦＩＦＯ芯片ＣＹ７Ｃ４２５作為數據緩存區。ＦＩＦＯ存儲器允許數據寫入和讀出不依賴于數據速率，并且總是以寫入的順序讀出。根據Ｆｕｌｌ和Ｅｍｐｔｙ標志來判斷存儲器全滿或空。ＦＩＦＯ芯片可以進行數據寬度和存儲深度的擴展而不會增加額外的時間延遲。當寫信號（Ｗ）為低電平時發生寫操作，當讀信號（Ｒ）為低電平時發生讀操作。Ａ／Ｄ轉換的結果通過寫操作不斷存入ＦＩＦＯ中，當ＦＩＦＯ滿時，Ｆｕｌｌ標志有效，向系統申請中斷，ＤＳＰ響應中斷，立即啟動ＤＭＡ讀ＦＩＦＯ中的數據，當讀到空時，Ｅｍｐｔｙ標志有效，ＤＳＰ停止讀入操作。采用兩片ＣＹ７Ｃ４２５擴展為１８位１０２４字的高速異步ＦＩＦＯ存儲器，數據處理速度達到５０ＭＨｚ，可以實現數據的高速寫入和高速讀出。ＦＩＦＯ異步讀寫時序見圖３。

　　２．３狀態機模塊

　　狀態機ＦＳＭ完成自動Ａ／Ｄ轉換和數據存儲，控制芯片是ＥＰＭ７１２８ＳＱＣ１００。該狀態機由系統時鐘驅動，產生ＲＤ、ＷＲ、ＩＮＴ信號，狀態機能連續運行，不斷地寫命令字以啟動Ａ／Ｄ轉換，然后讀出Ａ／Ｄ的轉換結果并同時寫入ＦＩＦＯ。時序圖見圖４。

　　復位時，產生寫脈沖ＷＲ，芯片ＭＡＸ１９６在ＷＲ的上升沿鎖存外部輸入的命令控制字，開始Ａ／Ｄ轉換。當Ａ／Ｄ轉換結束時，芯片ＩＮＴ變為低電平，在下一個時鐘的上升沿，ＲＤ變為低電平，數據總線上輸出數據。當ＲＤ信號低電平有效時，ＩＮＴ信號變為高電平，下一個時鐘的上升沿，ＲＤ信號變為高電平，在ＲＤ的上升沿數據被鎖存進ＦＩＦＯ。ＲＤ信號回到高電平后，ＷＲ信號變為低電平，于是又開始下一次轉換。

　　３系統的ＶｅｒｉｌｏｇＨＤＬ描述

　　電子系統設計中一般遵循自上而下的設計思路，對系統進行設計、描述與仿真。考慮到模塊的通用性和可移植性，常常使用ＨＤＬ語言來描述數字系統，如ＶｅｒｉｌｏｇＨＤＬ、ＶＨＤＬ、ＡＨＤＬ語言等。其中ＶｅｒｉｌｏｇＨＤＬ語言具有結構清晰、文法簡明、功能強大、高速模擬和多庫支持等優點，被近９０％的半導體公司使用，成為一種強大的設計工具。

　　３．１用ＶｅｒｉｌｏｇＨＤＬ語言描述ＭＡＸ１９６

　　用ＶｅｒｉｌｏｇＨＤＬ程序描述ＭＡＸ１９６模塊，可以把模塊用于采集系統的仿真，以驗證狀態機設計的正確性。該模塊主要有三個輸入信號和一個輸出信號，與芯片的控制信號是一致的。程序說明如下：

　　ｍｏｄｕｌｅａｄｃ（ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；

　　ｉｎｐｕｔｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｏｕｔｐｕｔｉｎｔ＿ａｄｃ；

　　ｒｅｇｉｎｔ＿ａｄｃ；

　　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｗｒ＿ａｄｃｏｒｎｅｇｅｄｇｅｒｄ＿ａｄｃｏｒｎｅｇｅｄｇｅｒｅｓｅｔ）

　　ｂｅｇｉｎ

　　ｉｆ（！ｒｅｓｅｔ）ｉｎｔ＿ａｄｃ＝１；

　　ｅｌｓｅｉｆ（ｒｄ＿ａｄｃ＝＝０）ｂｅｇｉｎｉｎｔ＿ａｄｃ＝１；ｅｎｄ

　　ｅｌｓｅｂｅｇｉｎ＃１０ｉｎｔ＿ａｄｃ＝０；ｅｎｄ

　　ｅｎｄ

　　ｅｎｄｍｏｄｕｌｅ

　　３．２用ＶｅｒｉｌｏｇＨＤＬ語言描述自動狀態機

　　自動狀態機有三個輸入信號和兩個輸出信號，輸入信號中ｃｌｋ由ＤＳＰ系統輸出以控制采樣速度，ｒｅｓｅｔ信號復位自動狀態機，ｉｎｔ＿ａｄｃ是Ａ／Ｄ芯片轉換結束的響應信號；輸出信號ｒｄ＿ａｄｃ、ｗｒ＿ａｄｃ控制Ａ／Ｄ芯片的轉換開始和數據的讀出，以及控制ＦＩＦＯ將數據寫入ＦＩＦＯ。程序說明如下：

　　ｍｏｄｕｌｅｆｓｍ（ｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ）；

　　ｏｕｔｐｕｔｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｉｎｐｕｔｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ；

　　ｒｅｇｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｒｅｇ[１：０]ｐｒｅｓｅｎｔ；

　　ｐａｒａｍｅｔｅｒｒｅｓｅｔ＿ａｄ＝２'ｈ０，ｓｔａｒｔ＿ａｄ＝２'ｈ１，ｗａｉｔ＿ａｄ＝２'ｈ２，ｒｅａｄ＿ａｄ＝２'ｈ３；

　　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋｏｒｎｅｇｅｄｇｅｒｅｓｅｔ）

　　ｉｆ（~ｒｅｓｅｔ） ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅｓｅｔ＿ａｄ；ｒｄ＿ａｄｃ＝１；ｗｒ＿ａｄｃ＝０；ｅｎｄ

　　ｅｌｓｅ

　　ｂｅｇｉｎ

　　ｃａｓｅ（ｐｒｅｓｅｎｔ）

　　ｒｅｓｅｔ＿ａｄ：ｉｆ（ｒｄ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｓｔａｒｔ＿ａｄ；ｗｒ＿ａｄｃ＝１；ｅｎｄ

　　ｓｔａｒｔ＿ａｄ：ｉｆ（~ｉｎｔ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｗａｉｔ＿ａｄ；ｒｄ＿ａｄｃ＝０；ｅｎｄ

　　ｗａｉｔ＿ａｄ：ｉｆ（~ｒｄ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅａｄ＿ａｄ；ｗｒ＿ａｄｃ＝０；ｅｎｄ

　　ｒｅａｄ＿ａｄ：ｉｆ（~ｉｎｔ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅｓｅｔ＿ａｄ；ｒｄ＿ａｄｃ＝１；ｅｎｄ

　　ｅｎｄｃａｓｅ

　　ｅｎｄ

　　ｅｎｄｍｏｄｕｌｅ

　　３．３數據采集系統

　　ＭＡＸ１９６模塊和狀態機模塊組成高層模塊--自動采樣系統，通過模塊實例的調用和端口映射語句實現模塊的組合。特別設定輸出信號ｉｎｔ＿ａｄｃ，可使仿真波形看得更加清楚。程序說明如下：

　　ｍｏｄｕｌｅｓｉｍｕａｄｃ（ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；／／系統模塊

　　ｏｕｔｐｕｔｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ；

　　ｉｎｐｕｔｃｌｋ，ｒｅｓｅｔ；

　　ｒｅｇｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ；

　　ａｄｃａｄｃｍａｘ１９６（ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；／／Ａ／Ｄ芯片模塊

　　ｆｓｍｆｓｍｄｓｐ（ｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ）；／／狀態機模塊

　　ｅｎｄｍｏｄｕｌｅ

　　３．４仿真圖形

　　圖５為采集系統的時序仿真圖。ＣＬＫ是系統外部時鐘，用于控制采樣頻率；ＲＥＳＥＴ接外部復位信號，可以控制采樣的起始時刻；ＭＡＸ１９６的ＷＲ＿ＡＤＣ、ＲＤ＿ＡＤＣ、ＩＮＴ＿ＡＤＣ分別與邏輯芯片ＥＰＭ７１２８的控制引腳相連接。仿真圖表明，復位后，只要有ＣＬＫ時鐘輸出，Ａ／Ｄ轉換將連續進行，轉換數據依次存入ＦＩＦＯ，當ＦＩＦＯ滿時，向ＤＳＰ發出中斷請求，ＤＳＰ及時響應并啟動ＤＭＡ高速讀入ＦＩＦＯ中的值，由于ＤＳＰ讀入的速度足夠快，因此Ａ／Ｄ轉換并不需要停頓，從而實現實時采樣和實時處理。本文提出的自動采集系統采用ＣＰＬＤ芯片，用硬件描述語言設計自動狀態機，實現硬件控制數據采集和存儲。目前采集系統應用于ＤＳＰ應用板卡上，免去了ＤＳＰ監控Ａ／Ｄ芯片的時間，使信號處理系統能高效地完成復雜的隨機共振系統的研究。實際應用證明該采集系統工作非常穩定，若采用更高數據轉換速度的Ａ／Ｄ芯片、頻率更高的系統時鐘，可以進一步提高系統的數據采集速度。